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Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Pin-Out File
6. Fitter Resource Usage Summary
7. Input Pins
8. Output Pins
9. I/O Bank Usage
10. All Package Pins
11. Output Pin Default Load For Reported TCO
12. Fitter Resource Utilization by Entity
13. Delay Chain Summary
14. Pad To Core Delay Chain Fanout
15. Control Signals
16. Global & Other Fast Signals
17. Non-Global High Fan-Out Signals
18. Interconnect Usage Summary
19. LAB Logic Elements
20. LAB-wide Signals
21. LAB Signals Sourced
22. LAB Signals Sourced Out
23. LAB Distinct Inputs
24. Fitter Device Options
25. Estimated Delay Added for Hold Timing
26. Advanced Data - General
27. Advanced Data - Placement Preparation
28. Advanced Data - Placement
29. Advanced Data - Routing
30. Fitter Messages
31. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2009 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Thu May 30 23:41:01 2024 ;
; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ;
; Revision Name ; cpu0 ;
; Top-level Entity Name ; cpu0 ;
; Family ; Cyclone ;
; Device ; EP1C12Q240C8 ;
; Timing Models ; Final ;
; Total logic elements ; 1,120 / 12,060 ( 9 % ) ;
; Total pins ; 19 / 173 ( 11 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 239,616 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+-----------------------+------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EP1C12Q240C8 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 3.3-V LVTTL ; ;
; Auto Register Duplication ; Off ; Auto ;
; Use smart compilation ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 16 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2-4 processors ; < 0.1% ;
; 5-16 processors ; 0.0% ;
+----------------------------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/ÏÂÔØ/CPU8bit-main/CPU8bit-main/cpu0.pin.
+----------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+------------------------+
; Resource ; Usage ;
+---------------------------------------------+------------------------+
; Total logic elements ; 1,120 / 12,060 ( 9 % ) ;
; -- Combinational with no register ; 1047 ;
; -- Register only ; 1 ;
; -- Combinational with a register ; 72 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 555 ;
; -- 3 input functions ; 548 ;
; -- 2 input functions ; 15 ;
; -- 1 input functions ; 0 ;
; -- 0 input functions ; 1 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 1120 ;
; -- arithmetic mode ; 0 ;
; -- qfbk mode ; 54 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 62 ;
; -- asynchronous clear/load mode ; 73 ;
; ; ;
; Total registers ; 73 / 12,567 ( < 1 % ) ;
; Total LABs ; 118 / 1,206 ( 10 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 19 / 173 ( 11 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; Global signals ; 8 ;
; M4Ks ; 0 / 52 ( 0 % ) ;
; Total memory bits ; 0 / 239,616 ( 0 % ) ;
; Total RAM block bits ; 0 / 239,616 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI Blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 4% / 5% / 4% ;
; Peak interconnect usage (total/H/V) ; 15% / 14% / 15% ;
; Maximum fan-out node ; ar:inst19|q[4] ;
; Maximum fan-out ; 150 ;
; Highest non-global fan-out signal ; ar:inst19|q[4] ;
; Highest non-global fan-out ; 143 ;
; Total fan-out ; 4123 ;
; Average fan-out ; 3.61 ;
+---------------------------------------------+------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; 29 ; 1 ; 0 ; 14 ; 0 ; 73 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reg_sel[0] ; 12 ; 1 ; 0 ; 23 ; 1 ; 23 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reg_sel[1] ; 13 ; 1 ; 0 ; 23 ; 2 ; 30 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; reset ; 240 ; 2 ; 2 ; 27 ; 1 ; 73 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; sel[0] ; 16 ; 1 ; 0 ; 22 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; sel[1] ; 17 ; 1 ; 0 ; 21 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; c ; 86 ; 4 ; 16 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[0] ; 158 ; 3 ; 53 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[1] ; 159 ; 3 ; 53 ; 20 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[2] ; 160 ; 3 ; 53 ; 20 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[3] ; 161 ; 3 ; 53 ; 20 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[4] ; 162 ; 3 ; 53 ; 21 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[5] ; 163 ; 3 ; 53 ; 21 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[6] ; 164 ; 3 ; 53 ; 21 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; reg_data[7] ; 165 ; 3 ; 53 ; 22 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; s ; 83 ; 4 ; 14 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; v ; 84 ; 4 ; 14 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; wr ; 75 ; 4 ; 10 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
; z ; 85 ; 4 ; 16 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 7 / 44 ( 16 % ) ; 3.3V ; -- ;
; 2 ; 1 / 42 ( 2 % ) ; 3.3V ; -- ;
; 3 ; 8 / 45 ( 18 % ) ; 3.3V ; -- ;
; 4 ; 5 / 42 ( 12 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 0 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 2 ; 1 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 3 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 4 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 5 ; 4 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 6 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 7 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 8 ; 7 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 11 ; 8 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 12 ; 9 ; 1 ; reg_sel[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 13 ; 10 ; 1 ; reg_sel[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 14 ; 11 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 15 ; 12 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 16 ; 13 ; 1 ; sel[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 17 ; 14 ; 1 ; sel[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 18 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 19 ; 16 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 20 ; 17 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 21 ; 18 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 22 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 23 ; 28 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 24 ; 29 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 25 ; 30 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; 26 ; 31 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 27 ; ; ; VCCA_PLL1 ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 28 ; 32 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 29 ; 33 ; 1 ; clk ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 30 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 31 ; ; ; GNDG_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 32 ; 34 ; 1 ; ^nCEO ; ; ; ; -- ; ; -- ; -- ;
; 33 ; 35 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 34 ; 36 ; 1 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 35 ; 37 ; 1 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 36 ; 38 ; 1 ; ^DCLK ; bidir ; ; ; -- ; ; -- ; -- ;
; 37 ; 39 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 38 ; 40 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 39 ; 41 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 40 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 41 ; 52 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 42 ; 53 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 43 ; 54 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 44 ; 55 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 45 ; 56 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 46 ; 57 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 47 ; 58 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 48 ; 59 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 49 ; 60 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 50 ; 61 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 51 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 52 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 53 ; 62 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 54 ; 63 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 55 ; 64 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 56 ; 65 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 57 ; 66 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 58 ; 67 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 59 ; 68 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 60 ; 69 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 61 ; 70 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 62 ; 71 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 63 ; 72 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 64 ; 73 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 65 ; 74 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 66 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 67 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 68 ; 77 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 69 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 70 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 71 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 72 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 73 ; 78 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 74 ; 79 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 75 ; 80 ; 4 ; wr ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 76 ; 81 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 77 ; 82 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 78 ; 83 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 79 ; 84 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 80 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 81 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 82 ; 86 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 83 ; 87 ; 4 ; s ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 84 ; 88 ; 4 ; v ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 85 ; 89 ; 4 ; z ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 86 ; 90 ; 4 ; c ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 87 ; 91 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 88 ; 92 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 89 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 90 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 91 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 92 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 93 ; 100 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 94 ; 103 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 95 ; 104 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 96 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 97 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 98 ; 106 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 99 ; 107 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 100 ; 108 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 101 ; 109 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 102 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 103 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 104 ; 118 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 105 ; 119 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 106 ; 120 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 107 ; 121 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 108 ; 122 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 109 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 110 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 112 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 113 ; 123 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 114 ; 124 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 115 ; 125 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 116 ; 126 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 117 ; 127 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 118 ; 128 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 119 ; 129 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 120 ; 130 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 121 ; 131 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 122 ; 132 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 123 ; 133 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 124 ; 134 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 125 ; 135 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 126 ; 136 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 127 ; 137 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 128 ; 138 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 129 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 130 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 131 ; 139 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 132 ; 140 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 133 ; 141 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 134 ; 142 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 135 ; 143 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 136 ; 144 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 137 ; 145 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 138 ; 146 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 139 ; 147 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 140 ; 148 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 141 ; 149 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 142 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 143 ; 160 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 144 ; 161 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 145 ; 162 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 146 ; 163 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 147 ; 164 ; 3 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 148 ; 165 ; 3 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 149 ; 166 ; 3 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 150 ; ; ; GNDG_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 151 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 152 ; 167 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 153 ; 168 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 154 ; ; ; VCCA_PLL2 ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 155 ; 169 ; 3 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 156 ; 170 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 157 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 158 ; 180 ; 3 ; reg_data[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 159 ; 181 ; 3 ; reg_data[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 160 ; 182 ; 3 ; reg_data[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 161 ; 183 ; 3 ; reg_data[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 162 ; 184 ; 3 ; reg_data[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 163 ; 185 ; 3 ; reg_data[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 164 ; 186 ; 3 ; reg_data[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 165 ; 187 ; 3 ; reg_data[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 166 ; 188 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 167 ; 189 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 168 ; 190 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 169 ; 191 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 170 ; 192 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 171 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 172 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 173 ; 193 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 174 ; 194 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 175 ; 195 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 176 ; 196 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 177 ; 197 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 178 ; 198 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 179 ; 199 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 180 ; 200 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 181 ; 201 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 182 ; 202 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 183 ; 203 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 184 ; 204 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 185 ; 205 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 186 ; 206 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 187 ; 207 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 188 ; 208 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 189 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 190 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 191 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 192 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 193 ; 209 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 194 ; 210 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 195 ; 211 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 196 ; 212 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 197 ; 213 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 198 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 199 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 200 ; 222 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 201 ; 223 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 202 ; 224 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 203 ; 225 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 204 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 205 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 206 ; 227 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 207 ; 228 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 208 ; 231 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 209 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 210 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 211 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 212 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 213 ; 239 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 214 ; 240 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 215 ; 241 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 216 ; 242 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 217 ; 243 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 218 ; 244 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 219 ; 245 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 220 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 221 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 222 ; 247 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 223 ; 248 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 224 ; 249 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 225 ; 250 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 226 ; 251 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 227 ; 252 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 228 ; 253 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 229 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 230 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 231 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 232 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 233 ; 254 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 234 ; 255 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 235 ; 256 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 236 ; 257 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 237 ; 258 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 238 ; 259 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 239 ; 260 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 240 ; 261 ; 2 ; reset ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 10 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
; |cpu0 ; 1120 (332) ; 73 ; 0 ; 0 ; 19 ; 0 ; 1047 (332) ; 1 (0) ; 72 (0) ; 0 (0) ; 54 (0) ; |cpu0 ; work ;
; |alu:inst| ; 34 (17) ; 0 ; 0 ; 0 ; 0 ; 0 ; 34 (17) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst ; work ;
; |adder8bit:f_add| ; 17 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 17 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add ; work ;
; |fa:\f1_7:1:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:1:fm ; work ;
; |fa:\f1_7:2:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:2:fm ; work ;
; |fa:\f1_7:3:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:3:fm ; work ;
; |fa:\f1_7:4:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:4:fm ; work ;
; |fa:\f1_7:5:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:5:fm ; work ;
; |fa:\f1_7:6:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:6:fm ; work ;
; |fa:\f1_7:7:fm| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:\f1_7:7:fm ; work ;
; |fa:f0| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|alu:inst|adder8bit:f_add|fa:f0 ; work ;
; |ar:inst19| ; 7 (7) ; 7 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; 0 (0) ; |cpu0|ar:inst19 ; work ;
; |asynram:inst3| ; 540 (540) ; 0 ; 0 ; 0 ; 0 ; 0 ; 540 (540) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|asynram:inst3 ; work ;
; |bus_mux:inst15| ; 21 (21) ; 0 ; 0 ; 0 ; 0 ; 0 ; 21 (21) ; 0 (0) ; 0 (0) ; 0 (0) ; 39 (39) ; |cpu0|bus_mux:inst15 ; work ;
; |controller:inst9| ; 60 (60) ; 0 ; 0 ; 0 ; 0 ; 0 ; 60 (60) ; 0 (0) ; 0 (0) ; 0 (0) ; 7 (7) ; |cpu0|controller:inst9 ; work ;
; |flag_reg:inst2| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |cpu0|flag_reg:inst2 ; work ;
; |ir:inst25| ; 9 (9) ; 8 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|ir:inst25 ; work ;
; |pc:inst18| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|pc:inst18 ; work ;
; |reg_out:inst6| ; 53 (53) ; 0 ; 0 ; 0 ; 0 ; 0 ; 53 (53) ; 0 (0) ; 0 (0) ; 0 (0) ; 7 (7) ; |cpu0|reg_out:inst6 ; work ;
; |reg_testa:inst8| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|reg_testa:inst8 ; work ;
; |regfile:inst4| ; 36 (0) ; 32 ; 0 ; 0 ; 0 ; 0 ; 4 (0) ; 0 (0) ; 32 (0) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4 ; work ;
; |decoder_2_to_4:des_decoder| ; 3 (3) ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4|decoder_2_to_4:des_decoder ; work ;
; |reg:Areg00| ; 9 (9) ; 8 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4|reg:Areg00 ; work ;
; |reg:Areg01| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4|reg:Areg01 ; work ;
; |reg:Areg02| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4|reg:Areg02 ; work ;
; |reg:Areg03| ; 8 (8) ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |cpu0|regfile:inst4|reg:Areg03 ; work ;
; |timer:inst28| ; 8 (8) ; 6 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 1 (1) ; 5 (5) ; 0 (0) ; 1 (1) ; |cpu0|timer:inst28 ; work ;
+------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; sel[0] ; Input ; ON ; ON ; -- ; -- ;
; reg_sel[1] ; Input ; ON ; ON ; -- ; -- ;
; sel[1] ; Input ; ON ; ON ; -- ; -- ;
; reg_sel[0] ; Input ; ON ; ON ; -- ; -- ;
; clk ; Input ; OFF ; OFF ; -- ; -- ;
; reset ; Input ; ON ; ON ; -- ; -- ;
; wr ; Output ; -- ; -- ; -- ; -- ;
; c ; Output ; -- ; -- ; -- ; -- ;
; z ; Output ; -- ; -- ; -- ; -- ;
; v ; Output ; -- ; -- ; -- ; -- ;
; s ; Output ; -- ; -- ; -- ; -- ;
; reg_data[7] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[6] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[5] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[4] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[3] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[2] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[1] ; Output ; -- ; -- ; -- ; -- ;
; reg_data[0] ; Output ; -- ; -- ; -- ; -- ;
+-------------+----------+---------------+---------------+-----------------------+-----+
+--------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+--------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+--------------------------------------+-------------------+---------+
; sel[0] ; ; ;
; - reg_out:inst6|Mux26~0 ; 0 ; ON ;
; - reg_out:inst6|Mux25~2 ; 0 ; ON ;
; - reg_out:inst6|Mux25~3 ; 0 ; ON ;
; - reg_out:inst6|Mux25~8 ; 0 ; ON ;
; reg_sel[1] ; ; ;
; - reg_out:inst6|Mux26~0 ; 0 ; ON ;
; - reg_out:inst6|Mux25~0 ; 0 ; ON ;
; - reg_out:inst6|Mux25~1 ; 0 ; ON ;
; - reg_out:inst6|Mux25~4 ; 0 ; ON ;
; - reg_out:inst6|Mux25~5 ; 0 ; ON ;
; - reg_out:inst6|Mux25~8 ; 0 ; ON ;
; - reg_out:inst6|Mux26~1 ; 0 ; ON ;
; - reg_out:inst6|Mux26~2 ; 0 ; ON ;
; - reg_out:inst6|Mux26~3 ; 0 ; ON ;
; - reg_out:inst6|Mux27~0 ; 0 ; ON ;
; - reg_out:inst6|Mux27~1 ; 0 ; ON ;
; - reg_out:inst6|Mux27~2 ; 0 ; ON ;
; - reg_out:inst6|Mux27~3 ; 0 ; ON ;
; - reg_out:inst6|Mux28~0 ; 0 ; ON ;
; - reg_out:inst6|Mux28~1 ; 0 ; ON ;
; - reg_out:inst6|Mux28~2 ; 0 ; ON ;
; - reg_out:inst6|Mux29~0 ; 0 ; ON ;
; - reg_out:inst6|Mux29~1 ; 0 ; ON ;
; - reg_out:inst6|Mux29~2 ; 0 ; ON ;
; - reg_out:inst6|Mux29~3 ; 0 ; ON ;
; - reg_out:inst6|Mux30~0 ; 0 ; ON ;
; - reg_out:inst6|Mux30~1 ; 0 ; ON ;
; - reg_out:inst6|Mux30~2 ; 0 ; ON ;
; - reg_out:inst6|Mux31~0 ; 0 ; ON ;
; - reg_out:inst6|Mux31~1 ; 0 ; ON ;
; - reg_out:inst6|Mux31~2 ; 0 ; ON ;
; - reg_out:inst6|Mux31~3 ; 0 ; ON ;
; - reg_out:inst6|Mux32~0 ; 0 ; ON ;
; - reg_out:inst6|Mux32~1 ; 0 ; ON ;
; - reg_out:inst6|Mux32~2 ; 0 ; ON ;
; sel[1] ; ; ;
; - reg_out:inst6|Mux26~0 ; 1 ; ON ;
; - reg_out:inst6|Mux25~2 ; 1 ; ON ;
; - reg_out:inst6|Mux25~3 ; 1 ; ON ;
; - reg_out:inst6|Mux25~8 ; 1 ; ON ;
; reg_sel[0] ; ; ;
; - reg_out:inst6|Mux25~0 ; 1 ; ON ;
; - reg_out:inst6|Mux25~1 ; 1 ; ON ;
; - reg_out:inst6|Mux25~2 ; 1 ; ON ;
; - reg_out:inst6|Mux25~4 ; 1 ; ON ;
; - reg_out:inst6|Mux25~8 ; 1 ; ON ;
; - reg_out:inst6|Mux26~2 ; 1 ; ON ;
; - reg_out:inst6|Mux26~3 ; 1 ; ON ;
; - reg_out:inst6|Mux26~4 ; 1 ; ON ;
; - reg_out:inst6|Mux27~1 ; 1 ; ON ;
; - reg_out:inst6|Mux27~2 ; 1 ; ON ;
; - reg_out:inst6|Mux28~1 ; 1 ; ON ;
; - reg_out:inst6|Mux28~2 ; 1 ; ON ;
; - reg_out:inst6|Mux28~3 ; 1 ; ON ;
; - reg_out:inst6|Mux29~1 ; 1 ; ON ;
; - reg_out:inst6|Mux29~2 ; 1 ; ON ;
; - reg_out:inst6|Mux30~1 ; 1 ; ON ;
; - reg_out:inst6|Mux30~2 ; 1 ; ON ;
; - reg_out:inst6|Mux30~3 ; 1 ; ON ;
; - reg_out:inst6|Mux31~1 ; 1 ; ON ;
; - reg_out:inst6|Mux31~2 ; 1 ; ON ;
; - reg_out:inst6|Mux32~1 ; 1 ; ON ;
; - reg_out:inst6|Mux32~2 ; 1 ; ON ;
; - reg_out:inst6|Mux32~3 ; 1 ; ON ;
; clk ; ; ;
; reset ; ; ;
; - reg_testa:inst8|q2[7] ; 1 ; ON ;
; - flag_reg:inst2|flag_c ; 1 ; ON ;
; - flag_reg:inst2|flag_z ; 1 ; ON ;
; - flag_reg:inst2|flag_v ; 1 ; ON ;
; - timer:inst28|state.s0 ; 1 ; ON ;
; - timer:inst28|state.s1 ; 1 ; ON ;
; - timer:inst28|state.s3 ; 1 ; ON ;
; - timer:inst28|state.s4 ; 1 ; ON ;
; - ar:inst19|q[0] ; 1 ; ON ;
; - ar:inst19|q[1] ; 1 ; ON ;
; - ar:inst19|q[5] ; 1 ; ON ;
; - ar:inst19|q[2] ; 1 ; ON ;
; - ar:inst19|q[3] ; 1 ; ON ;
; - ar:inst19|q[4] ; 1 ; ON ;
; - ar:inst19|q[6] ; 1 ; ON ;
; - timer:inst28|state.s2 ; 1 ; ON ;
; - flag_reg:inst2|flag_s ; 1 ; ON ;
; - pc:inst18|q[7] ; 1 ; ON ;
; - pc:inst18|q[6] ; 1 ; ON ;
; - pc:inst18|q[5] ; 1 ; ON ;
; - pc:inst18|q[4] ; 1 ; ON ;
; - pc:inst18|q[3] ; 1 ; ON ;
; - pc:inst18|q[2] ; 1 ; ON ;
; - pc:inst18|q[1] ; 1 ; ON ;
; - pc:inst18|q[0] ; 1 ; ON ;
; - ir:inst25|q[5] ; 1 ; ON ;
; - timer:inst28|state.s5 ; 1 ; ON ;
; - ir:inst25|q[4] ; 1 ; ON ;
; - ir:inst25|q[7] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[7] ; 1 ; ON ;
; - ir:inst25|q[6] ; 1 ; ON ;
; - ir:inst25|q[3] ; 1 ; ON ;
; - ir:inst25|q[2] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[0] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[0] ; 1 ; ON ;
; - ir:inst25|q[1] ; 1 ; ON ;
; - ir:inst25|q[0] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[0] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[0] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[1] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[1] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[1] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[1] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[2] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[2] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[2] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[2] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[3] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[3] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[3] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[3] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[4] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[4] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[4] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[4] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[5] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[5] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[5] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[5] ; 1 ; ON ;
; - reg_testa:inst8|q2[6] ; 1 ; ON ;
; - reg_testa:inst8|q2[5] ; 1 ; ON ;
; - reg_testa:inst8|q2[4] ; 1 ; ON ;
; - reg_testa:inst8|q2[3] ; 1 ; ON ;
; - reg_testa:inst8|q2[2] ; 1 ; ON ;
; - reg_testa:inst8|q2[1] ; 1 ; ON ;
; - reg_testa:inst8|q2[0] ; 1 ; ON ;
; - regfile:inst4|reg:Areg01|q[6] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[6] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[6] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[6] ; 1 ; ON ;
; - regfile:inst4|reg:Areg02|q[7] ; 1 ; ON ;
; - regfile:inst4|reg:Areg03|q[7] ; 1 ; ON ;
; - regfile:inst4|reg:Areg00|q[7] ; 1 ; ON ;
+--------------------------------------+-------------------+---------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+--------------------------------------------------+---------------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+--------------------------------------------------+---------------+---------+--------------+--------+----------------------+------------------+
; asynram:inst3|ram[10][7]~54 ; LC_X29_Y17_N1 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK6 ;
; asynram:inst3|ram[11][7]~53 ; LC_X23_Y13_N8 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK4 ;
; asynram:inst3|ram[12][7]~52 ; LC_X23_Y13_N6 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK5 ;
; asynram:inst3|ram[13][7]~51 ; LC_X23_Y13_N9 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK3 ;
; asynram:inst3|ram[14][7]~50 ; LC_X23_Y13_N7 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK0 ;
; asynram:inst3|ram[15][7]~49 ; LC_X23_Y13_N2 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK2 ;
; asynram:inst3|ram[16][7]~48 ; LC_X31_Y13_N4 ; 8 ; Latch enable ; yes ; Global Clock ; GCLK7 ;
; asynram:inst3|ram[17][7]~47 ; LC_X26_Y11_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[18][7]~46 ; LC_X26_Y12_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[19][7]~45 ; LC_X27_Y12_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[20][7]~44 ; LC_X25_Y14_N2 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[21][7]~43 ; LC_X27_Y11_N2 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[22][7]~42 ; LC_X28_Y14_N9 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[23][7]~41 ; LC_X28_Y13_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[24][7]~40 ; LC_X27_Y17_N3 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[25][7]~39 ; LC_X35_Y12_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[26][7]~38 ; LC_X29_Y17_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[27][7]~37 ; LC_X36_Y16_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[28][7]~36 ; LC_X26_Y17_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[29][7]~35 ; LC_X36_Y14_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[30][7]~34 ; LC_X29_Y16_N4 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[31][7]~33 ; LC_X37_Y13_N9 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[32][7]~32 ; LC_X31_Y13_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[33][7]~31 ; LC_X28_Y12_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[34][7]~30 ; LC_X26_Y12_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[35][7]~29 ; LC_X27_Y12_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[36][7]~28 ; LC_X25_Y14_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[37][7]~27 ; LC_X27_Y11_N5 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[38][7]~26 ; LC_X28_Y14_N2 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[39][7]~25 ; LC_X28_Y13_N3 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[40][7]~24 ; LC_X31_Y16_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[41][7]~23 ; LC_X31_Y14_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[42][7]~22 ; LC_X30_Y16_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[43][7]~21 ; LC_X35_Y15_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[44][7]~20 ; LC_X30_Y12_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[45][7]~19 ; LC_X36_Y14_N2 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[46][7]~18 ; LC_X29_Y16_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[47][7]~17 ; LC_X36_Y15_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[48][7]~16 ; LC_X31_Y13_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[49][7]~15 ; LC_X26_Y11_N4 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[50][7]~14 ; LC_X26_Y12_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[51][7]~13 ; LC_X27_Y12_N3 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[52][7]~12 ; LC_X25_Y14_N7 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[53][7]~11 ; LC_X27_Y11_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[54][7]~10 ; LC_X28_Y14_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[55][7]~9 ; LC_X28_Y13_N4 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[56][7]~8 ; LC_X27_Y17_N5 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[57][7]~7 ; LC_X35_Y14_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[58][7]~6 ; LC_X29_Y17_N3 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[59][7]~5 ; LC_X36_Y13_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[60][7]~4 ; LC_X31_Y15_N0 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[61][7]~3 ; LC_X36_Y14_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[62][7]~2 ; LC_X29_Y16_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[63][7]~1 ; LC_X36_Y15_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[64][6]~0 ; LC_X30_Y11_N8 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[7][7]~57 ; LC_X28_Y13_N0 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[8][7]~56 ; LC_X27_Y17_N1 ; 8 ; Latch enable ; no ; -- ; -- ;
; asynram:inst3|ram[9][7]~55 ; LC_X35_Y16_N6 ; 8 ; Latch enable ; no ; -- ; -- ;
; clk ; PIN_29 ; 73 ; Clock ; yes ; Global Clock ; GCLK1 ;
; controller:inst9|Mux15~0 ; LC_X32_Y19_N8 ; 2 ; Latch enable ; no ; -- ; -- ;
; controller:inst9|Mux17~0 ; LC_X31_Y12_N0 ; 1 ; Latch enable ; no ; -- ; -- ;
; controller:inst9|Mux31~1 ; LC_X36_Y17_N2 ; 3 ; Latch enable ; no ; -- ; -- ;
; controller:inst9|Mux48~0 ; LC_X32_Y19_N4 ; 2 ; Latch enable ; no ; -- ; -- ;
; controller:inst9|Mux54~0 ; LC_X32_Y19_N9 ; 8 ; Latch enable ; no ; -- ; -- ;
; controller:inst9|Mux8~3 ; LC_X37_Y11_N4 ; 12 ; Clock enable ; no ; -- ; -- ;
; controller:inst9|rec[0] ; LC_X35_Y19_N5 ; 10 ; Clock enable ; no ; -- ; -- ;
; controller:inst9|rec[1] ; LC_X35_Y19_N0 ; 10 ; Sync. load ; no ; -- ; -- ;
; controller:inst9|sst[1] ; LC_X36_Y17_N5 ; 5 ; Clock enable ; no ; -- ; -- ;
; ir:inst25|Mux0~0 ; LC_X35_Y19_N6 ; 8 ; Clock enable ; no ; -- ; -- ;
; regfile:inst4|decoder_2_to_4:des_decoder|sel01~1 ; LC_X32_Y13_N7 ; 8 ; Clock enable ; no ; -- ; -- ;
; regfile:inst4|decoder_2_to_4:des_decoder|sel01~2 ; LC_X29_Y19_N7 ; 8 ; Clock enable ; no ; -- ; -- ;
; regfile:inst4|decoder_2_to_4:des_decoder|sel01~3 ; LC_X32_Y13_N8 ; 8 ; Clock enable ; no ; -- ; -- ;
; regfile:inst4|reg:Areg00|process_0~0 ; LC_X29_Y19_N4 ; 8 ; Clock enable ; no ; -- ; -- ;
; reset ; PIN_240 ; 73 ; Async. clear ; no ; -- ; -- ;
+--------------------------------------------------+---------------+---------+--------------+--------+----------------------+------------------+
+-------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-----------------------------+---------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-----------------------------+---------------+---------+----------------------+------------------+
; asynram:inst3|ram[10][7]~54 ; LC_X29_Y17_N1 ; 8 ; Global Clock ; GCLK6 ;
; asynram:inst3|ram[11][7]~53 ; LC_X23_Y13_N8 ; 8 ; Global Clock ; GCLK4 ;
; asynram:inst3|ram[12][7]~52 ; LC_X23_Y13_N6 ; 8 ; Global Clock ; GCLK5 ;
; asynram:inst3|ram[13][7]~51 ; LC_X23_Y13_N9 ; 8 ; Global Clock ; GCLK3 ;
; asynram:inst3|ram[14][7]~50 ; LC_X23_Y13_N7 ; 8 ; Global Clock ; GCLK0 ;
; asynram:inst3|ram[15][7]~49 ; LC_X23_Y13_N2 ; 8 ; Global Clock ; GCLK2 ;
; asynram:inst3|ram[16][7]~48 ; LC_X31_Y13_N4 ; 8 ; Global Clock ; GCLK7 ;
; clk ; PIN_29 ; 73 ; Global Clock ; GCLK1 ;
+-----------------------------+---------------+---------+----------------------+------------------+
+------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------+---------+
; Name ; Fan-Out ;
+--------------------------------+---------+
; ar:inst19|q[4] ; 143 ;
; ar:inst19|q[1] ; 126 ;
; ar:inst19|q[2] ; 126 ;
; ar:inst19|q[5] ; 121 ;
; ar:inst19|q[0] ; 98 ;
; reset ; 73 ;
; gdfx_temp0[7]~60 ; 62 ;
; gdfx_temp0[0]~347 ; 61 ;
; gdfx_temp0[1]~306 ; 61 ;
; gdfx_temp0[2]~265 ; 61 ;
; gdfx_temp0[3]~224 ; 61 ;
; gdfx_temp0[4]~183 ; 61 ;
; gdfx_temp0[5]~142 ; 61 ;
; gdfx_temp0[6]~101 ; 61 ;
; asynram:inst3|ram[63][7]~114 ; 58 ;
; reg_sel[1] ; 30 ;
; ar:inst19|q[3] ; 27 ;
; reg_sel[0] ; 23 ;
; timer:inst28|WideOr1 ; 22 ;
; controller:inst9|alu_func[2] ; 19 ;
; controller:inst9|alu_func[0] ; 19 ;
; timer:inst28|output[1]~8 ; 19 ;
; ir:inst25|q[5] ; 19 ;
; controller:inst9|alu_func[1] ; 17 ;
; controller:inst9|dest_reg[1] ; 17 ;
; controller:inst9|dest_reg[0] ; 17 ;
; ir:inst25|q[4] ; 17 ;
; controller:inst9|alu_in_sel[2] ; 16 ;
; controller:inst9|alu_in_sel[1] ; 15 ;
; ir:inst25|q[7] ; 15 ;
; timer:inst28|output~1 ; 15 ;
; controller:inst9|sour_reg[0] ; 13 ;
; controller:inst9|sour_reg[1] ; 13 ;
; ir:inst25|q[6] ; 13 ;
; controller:inst9|wr ; 12 ;
; controller:inst9|Mux8~3 ; 12 ;
; gdfx_temp0[5]~41 ; 12 ;
; gdfx_temp0[5]~40 ; 12 ;
; gdfx_temp0[5]~39 ; 12 ;
; gdfx_temp0[5]~28 ; 12 ;
; reg_out:inst6|Mux25~3 ; 12 ;
; reg_out:inst6|Mux25~2 ; 12 ;
; controller:inst9|alu_in_sel[0] ; 11 ;
; controller:inst9|rec[0] ; 10 ;
; controller:inst9|rec[1] ; 10 ;
; asynram:inst3|ram[62][7]~2 ; 8 ;
; asynram:inst3|ram[42][7]~22 ; 8 ;
; asynram:inst3|ram[46][7]~18 ; 8 ;
; asynram:inst3|ram[58][7]~6 ; 8 ;
; asynram:inst3|ram[28][7]~36 ; 8 ;
+--------------------------------+---------+
+-----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; C4s ; 1,251 / 30,600 ( 4 % ) ;
; Direct links ; 123 / 43,552 ( < 1 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; LAB clocks ; 51 / 312 ( 16 % ) ;
; LUT chains ; 215 / 10,854 ( 2 % ) ;
; Local interconnects ; 1,940 / 43,552 ( 4 % ) ;
; M4K buffers ; 0 / 1,872 ( 0 % ) ;
; R4s ; 1,396 / 28,560 ( 5 % ) ;
+----------------------------+------------------------+
+----------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-------------------------------+
; Number of Logic Elements (Average = 9.49) ; Number of LABs (Total = 118) ;
+--------------------------------------------+-------------------------------+
; 1 ; 4 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 2 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 6 ;
; 10 ; 104 ;
+--------------------------------------------+-------------------------------+
+--------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+-------------------------------+
; LAB-wide Signals (Average = 0.91) ; Number of LABs (Total = 118) ;
+------------------------------------+-------------------------------+
; 1 Async. clear ; 35 ;
; 1 Clock ; 35 ;
; 1 Clock enable ; 17 ;
; 1 Sync. load ; 7 ;
; 2 Clock enables ; 13 ;
+------------------------------------+-------------------------------+
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-------------------------------+
; Number of Signals Sourced (Average = 9.97) ; Number of LABs (Total = 118) ;
+---------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 4 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 0 ;
; 9 ; 2 ;
; 10 ; 82 ;
; 11 ; 14 ;
; 12 ; 12 ;
; 13 ; 1 ;
; 14 ; 0 ;
; 15 ; 1 ;
+---------------------------------------------+-------------------------------+
+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out (Average = 4.04) ; Number of LABs (Total = 118) ;
+-------------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 20 ;
; 2 ; 21 ;
; 3 ; 24 ;
; 4 ; 10 ;
; 5 ; 15 ;
; 6 ; 6 ;
; 7 ; 5 ;
; 8 ; 5 ;
; 9 ; 7 ;
; 10 ; 3 ;
; 11 ; 1 ;
; 12 ; 0 ;
; 13 ; 1 ;
+-------------------------------------------------+-------------------------------+
+------------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs (Average = 13.81) ; Number of LABs (Total = 118) ;
+----------------------------------------------+-------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 3 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 12 ;
; 11 ; 19 ;
; 12 ; 18 ;
; 13 ; 4 ;
; 14 ; 13 ;