dc_script.tcl

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# Name: dc_script.tcl
# A standard script synthesize design in standard 
# (non-ultra) DC Compiler flow
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# Setup Libraries
source -verbose script/setup_lib.tcl

# Read VHDL File
read_file -format vhdl {RTL/seq_detect.vhd }

# Link Desing and the Libraries
link

# Applying Constraints
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source -verbose script/dc_constraints.sdc

# TODO: Add/Compile Scan Chain
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# TODO: Add/Compile Power Constraints
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# Compile Design, Export netlist, and write reports.
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# Compile Design
compile

# Write netlist to ddc file and verilog file.
write -f ddc -o design_data/$usr_design_name.ddc
write -f verilog -o design_data/$usr_design_name.v

# Reports
report_timing > reports/dc_timing.rpt
report_constraint -verbose > reports/dc_compile_constraints.cons
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# Must exit to make it work with CI
exit