A C++ pipeline based simulator of RSIC architecture.

Graphical emulator for the open-source RISC-V architecture

Implementação de um montador e um simulador funcional para o processador RISC de 32 bits IFMG-RISC. Trabalho realizado no 4º período de Ciência da Computação do Instituto Federal de Minas Gerais(IFMG) - Campus Formiga para a Disciplina Arquitetura e Organização de Computadores.

A RISC-V simulator, which can simulate the Base RV32I ISA